Perbedaan yang menonjol antara simulasi dan sintesis dalam VHDL adalah simulasi digunakan untuk memverifikasi fungsionalitas rangkaian sementara sintesis digunakan untuk mengkompilasi VHDL dan memetakan ke dalam teknologi implementasi seperti FPGA.
Secara umum, Hardware Description Language ( HDL ) adalah bahasa yang menggambarkan fungsionalitas rangkaian elektronik. Bahasa ini berbeda dari bahasa pemrograman biasa. HDL membantu untuk menggambarkan sistem digital seperti mikroprosesor dan flip-flop . VHDL adalah salah satu Bahasa Deskripsi Perangkat Keras yang populer. Secara keseluruhan, VHDL membantu mencapai dua tujuan: simulasi dan sintesis.
Topik bahasan kami tentang:
- Apa itu Simulasi dalam VHDL – Definisi, Fungsionalitas 2. Apa itu Sintesis dalam VHDL – Definisi, Fungsionalitas 3. Perbedaan Antara Simulasi dan Sintesis dalam VHDL – Perbandingan Perbedaan Kunci
Istilah Utama
HDL, Simulasi, Sintesis, VHDL
Yang perlu anda ketahui tentang Simulasi dalam VHDL
Simulasi atau program simulasi dalam VHDL membantu untuk menguji desain logika menggunakan model simulasi untuk mewakili rangkaian logika yang menghubungkan ke desain. Satu set model simulasi adalah testbench.
Simulator VHDL adalah simulator yang digerakkan oleh peristiwa. Maka dari itu, setiap transaksi ditambahkan ke antrian acara untuk waktu penjadwalan tertentu. Selanjutnya, simulasi berubah antara dua mode. Mereka adalah eksekusi pernyataan dan pemrosesan acara. Eksekusi pernyataan adalah istilah untuk evaluasi pernyataan yang dipicu, sedangkan pemrosesan peristiwa adalah istilah untuk pemrosesan peristiwa dalam antrian.
Yang perlu anda ketahui tentang Sintesis dalam VHDL
Sintesis adalah proses mengembangkan sistem fisik menggunakan deskripsi abstrak dari blok bangunan yang telah ditentukan seperti flipflops, kait dan gerbang logika. Ini menciptakan netlist tingkat gerbang dari model sirkuit yang dijelaskan dalam VHDL. Terakhir, sintesis membantu memetakan VHDL ke teknologi seperti FPGA dan ASIC. Sebagian besar produsen FPGA menyediakan alat gratis untuk mensintesis VHDL untuk digunakan dengan chip mereka.
Alat sintesis terutama berfokus pada desain logika FPGA dan ASIC . Mereka tidak mempertimbangkan daftar sensitivitas karena mereka fokus pada tiga logika dasar: logika kombinasional , penyimpanan sensitif tepi (sandal jepit dan beberapa RAM) dan penyimpanan sensitif level (gerbang dan beberapa RAM).
Selain itu, beberapa VHDL tidak dapat disintesis. Dengan demikian, programmer dapat menulis kode VHDL yang dapat disimulasikan tetapi tidak dapat disintesis. Agar deskripsi desain dapat disintesis, konstruksi harus dapat diterima oleh alat sintesis.
Perbedaan Antara Simulasi dan Sintesis dalam VHDL
Definisi
Simulasi adalah proses menggambarkan perilaku rangkaian menggunakan sinyal input, sinyal output dan penundaan. Tapi, sintesis adalah proses membangun sistem fisik dari deskripsi abstrak menggunakan seperangkat blok bangunan yang telah ditentukan. Dengan demikian, ini menggambarkan perbedaan mendasar antara simulasi dan sensitivitas.
Daftar sensitivitas
Selain itu, simulasi (simulator) menggunakan daftar sensitivitas untuk mengetahui kapan harus menjalankan proses sementara sintesis mengabaikan daftar sensitivitas. Maka dari itu, ini adalah perbedaan lain antara simulasi dan sensitivitas.
Penggunaan
Di atas segalanya, penggunaan berkontribusi pada Perbedaan yang menonjol antara simulasi dan sensitivitas. Sementara simulasi membantu memverifikasi fungsionalitas sirkuit, sintesis membantu mengubah deskripsi VHDL agar sesuai dengan teknologi target.
Kata terakhir
Singkatnya, seorang programmer atau desainer elektronik dapat menggunakan bahasa VHDL untuk menguji model untuk menggambarkan rangkaian logika. Di sini, VHDL terlibat dalam mencapai dua tujuan utama; mereka adalah simulasi desain elektronik dan sintesis dari desain tersebut. Perbedaan yang menonjol antara simulasi dan sintesis dalam VHDL adalah simulasi digunakan untuk memverifikasi fungsionalitas rangkaian sementara sintesis digunakan untuk mengkompilasi VHDL dan memetakan ke dalam teknologi implementasi seperti FPGA.
Sumber bacaan:
- “VHDL.” Wikipedia, Wikimedia Foundation, 22 Mei 2019, Tersedia di sini . 2.Pengantar Simulasi dan Sintesis VHDL, Tersedia di sini .
Sumber gambar:
- “Tangkapan layar kode VHDL” Oleh Schenkels di Wikipedia Belanda – Karya sendiri (CC BY-SA 3.0) melalui Commons Wikimedia
