Cara Membedakan Verilog dan SystemVerilog

Perbedaan yang menonjol antara Verilog dan SystemVerilog adalah Verilog adalah Bahasa Deskripsi Perangkat Keras, sedangkan SystemVerilog adalah Deskripsi Perangkat Keras dan Bahasa Verifikasi Perangkat Keras berdasarkan Verilog.

Hardware Description Language ( HDL ) adalah bahasa komputer yang digunakan untuk menggambarkan struktur dan perilaku sirkuit elektronik. Bahasa Verifikasi Perangkat Keras adalah bahasa pemrograman yang digunakan untuk memverifikasi sirkuit elektronik yang ditulis dalam Bahasa Deskripsi Perangkat Keras. Verilog adalah HDL sedangkan SystemVerilog adalah HDL serta HVL. Secara keseluruhan, SystemVerilog adalah superset dari Verilog.

Topik bahasan kami tentang:

Apa itu Verilog? – Definisi, Fungsionalitas 2. Apa itu SystemVerilog – Definisi, Fungsionalitas 3. Perbedaan Antara Verilog dan SystemVerilog – Perbandingan Perbedaan Kunci

Istilah Utama

HDL, OOP, Verilog, SystemVerilog

Yang perlu anda ketahui tentang Verilog?

Verilog adalah bahasa deskripsi perangkat keras. Ini juga membantu untuk memverifikasi sirkuit analog dan sirkuit sinyal campuran dan untuk merancang sirkuit genetik. Pada tahun 2009, Verilog digabungkan dengan standar SystemVerilog. Maka dari itu, Verilog saat ini merupakan bagian dari SystemVerilog.

Tipe data utama Verilog adalah Wire dan Reg. Kawat menunjukkan kabel fisik dalam rangkaian yang menghubungkan gerbang atau modul. Reg memegang nilai dari satu tugas prosedural ke yang berikutnya.

Kata kunci lain yang sering digunakan adalah sebagai berikut.

Input – Mendeklarasikan port input tugas atau modul.

Output – Mendeklarasikan port output dari tugas atau modul.

Inout – Mendeklarasikan port dua arah dari tugas atau modul.

Verilog mendukung berbagai tingkat abstraksi. Tingkat perilaku menjelaskan algoritma konkuren . Register Transfer Level (RTL) menjelaskan karakteristik sirkuit dengan operasi dan transfer data antar register. Selanjutnya, Level Gerbang mendefinisikan tautan logis dan properti waktunya.

Yang perlu anda ketahui tentang SystemVerilog

SystemVerilog adalah deskripsi perangkat keras dan bahasa verifikasi perangkat keras berdasarkan Verilog dengan karakteristik tambahan. Ini membantu untuk memodelkan, merancang, mensimulasikan, menguji dan mengimplementasikan sistem elektronik. Selanjutnya, SystemVerilog terutama digunakan dalam industri desain semikonduktor dan elektronik.

Dua tipe data yang ditentukan dalam SystemVerilog adalah statis dan otomatis. Pemrogram membuat variabel statis pada awal menjalankan program. Dan, nilai ini tetap sama selama umur program secara keseluruhan. Juga, nilai ini dapat berubah ketika diberi nilai baru selama eksekusi. Selain itu, variabel otomatis dibuat pada saat eksekusi program sampai pada lingkup variabel.

SystemVerilog terdiri dari tiga blok prosedural baru. Ini membantu untuk memodelkan perangkat keras. Always_comb membantu memodelkan logika kombinasional; always_ff adalah untuk flipflops sedangkan always_latch untuk kait. Kompiler HDL atau program verifikasi memastikan bahwa hanya jenis perilaku yang diperlukan yang terjadi. Selain itu, SystemVerilog berisi antarmuka yang membantu mengurangi redundansi deklarasi nama port antara modul yang terhubung.

Penggunaan penting lainnya dari SystemVerilog adalah ia mendukung Pemrograman Berorientasi Objek . Kelas-kelas ini mendukung model pewarisan tunggal . Namun, seorang programmer dapat mengimplementasikan banyak pewarisan menggunakan antarmuka. Dia juga dapat mengimplementasikan konsep seperti polimorfisme yang mirip dengan C++. Kata kunci lokal dan dilindungi membantu untuk mencapai konsep seperti enkapsulasi . Secara default, properti kelas bersifat publik. Selanjutnya, SystemVerilog menyediakan pengumpul sampah otomatis.

Perbedaan Antara Verilog dan SystemVerilog

Definisi

Verilog adalah Hardware Description Language (HDL) yang membantu memodelkan sistem elektronik. Sebaliknya, SystemVerilog adalah Deskripsi Perangkat Keras, dan juga, Bahasa Verifikasi Perangkat Keras yang digunakan untuk memodelkan, merancang, mensimulasikan, menguji, dan mengimplementasikan sistem elektronik. Maka dari itu, inilah Perbedaan yang menonjol antara Verilog dan SystemVerilog.

Paradigma

Juga, perbedaan penting lainnya antara Verilog dan SystemVerilog adalah Verilog mendukung paradigma terstruktur sedangkan SystemVerilog mendukung paradigma terstruktur dan berorientasi objek.

IEEE

Verilog distandarisasi sebagai IEEE 1364 sedangkan SystemVerilog distandarisasi sebagai IEEE 1800.

Ekstensi file

Selain itu, Verilog memiliki ekstensi file .v atau .vh sedangkan SystemVerilog memiliki ekstensi file .sv dan .svh.

Dipengaruhi oleh

Selanjutnya, satu perbedaan lain antara Verilog dan SystemVerilog adalah yang pertama dipengaruhi oleh C dan Fortran sedangkan yang terakhir dipengaruhi oleh Verilog, VHDL dan C++.

Tipe data

Verilog mendukung tipe data Wire dan Reg sementara SystemVerilog mendukung berbagai tipe data seperti enum, struct, union, class dan string. Jadi, ini juga perbedaan antara Verilog dan SystemVerilog.

Blok Prosedural

Selain itu, Verilog memiliki blok selalu tunggal untuk menerapkan logika kombinasional dan sekuensial sementara SystemVerilog memiliki blok prosedural always_comb, always_ff dan always_latch.

Konstruksi

Sementara Verilog didasarkan pada hierarki modul, SystemVerilog didasarkan pada kelas.

bangku tes

Selain itu, Verilog menggunakan testbench tingkat modul sementara SystemVerilog menggunakan testbench berbasis kelas.

Kata terakhir

Sumber bacaan:

“Verilog.” Wikipedia, Wikimedia Foundation, 3 April 2019, Tersedia di sini . 2. “SistemVerilog.” Wikipedia, Wikimedia Foundation, 10 Mei 2019, Tersedia di sini . 3.Tala, Deepak Kumar. Pendahuluan, 1 Februari 1970, Tersedia di sini .

Sumber gambar:

“Jendela GTKWave” Dengan Tangkapan Layar yang dibuat oleh Real. – Tangkapan layar perangkat lunak gratis (Domain Publik) melalui Commons Wikimedia